Problem with comparison.
/Modules/Clock/CLKDIV01A/PrjInfo.txt |
---|
0,0 → 1,14 |
[InfoShortDescription.en] |
PECL Clock divider |
[InfoShortDescription.cs] |
Dělička hodin s PECL vstupem |
[InfoLongDescription.en] |
Multiple division ration can be selected by FSEL pin. Possible division ration are: (÷1, ÷2, ÷4) or (÷2, ÷4, ÷8) every output is synchronous each other. The common enable (EN) is synchronous so that the |
internal dividers will only be enabled/disabled when the internal clock is already in the LOW state. |
[InfoLongDescription.cs] |
Může být nastaveno více dělících poměrů. Možnosti jsou (÷1, ÷2, ÷4) nebo (÷2, ÷4, ÷8). EN vstup je synchronní s interními hodinami, proto dojde k vypnutí při návratu na nulu. |
[End] |