Rev 1728 Rev 1729
1 - Je treba vyresit jinak spinani analogoveho prepinace. -  
2 D klopne obvody sice budou generovat vhodny LO signal, ale ne s potrebnymi urovnemi pro spinani CMOS hradla. PECL vystup klopneho obvodu dava presne katalogove hodnoty vystupniho napeti i po zatizeni 100ohm odporem a rozkmit je stale pouze 0,8V. Obvody pro translaci z PECL na CMOS asi nebudou vhodne reseni, protoze jsou tezko dostupne a navic za vysokou cenu. -  
3 <- bylo vyzkouseno zapojeni translatoru z patentu US3766406 s vysledkem, ze prestane fungovat na frekvenci okolo 50MHz. Nakonec bylo tedy rozhodnuto o pouziti integrovaneho translatoru. -  
4   -  
5 Diky pouziti integrovaneho translatoru bude snizeno napajeci napeti digitalni casti na 3.3V. Tim odpada i nutnost stridave vazby na vstupu LVPECL hodin. -  
6   -  
7 Na zkusebnim prototypu se ukazala vaznost precizniho blokovani napajeni aby nedochazelo k prusaku ruseni z digitalni casti do analogove. Zda se totiz, ze pila generovana na vystupu operaku souvisi s blokovanim. Nebot existence pily je zavisla na frekvenci a vykonu LO. -  
8   -  
9   -  
10   -  
11 - Zkontrolovat, že všechna napájení včetně přívodů do analogové části jsou řádně odrušena. A oznacena 1 - Zkontrolovat, že všechna napájení včetně přívodů do analogové části jsou řádně odrušena.
12 - Oddelit napajeni LNA od napajeni vystupnich operacnich zesilovacu. -  
13 - Odpojit GND u vystupnich cinch konektoru. -  
14 - Pridat logo UST -  
15 - Zkontrolovat popisky -  
16 - Oznacit trimr. -  
17   2  
18   3