- Je treba vyresit jinak spinani analogoveho prepinace.D klopne obvody sice budou generovat vhodny LO signal, ale ne s potrebnymi urovnemi pro spinani CMOS hradla. PECL vystup klopneho obvodu dava presne katalogove hodnoty vystupniho napeti i po zatizeni 100ohm odporem a rozkmit je stale pouze 0,8V. Obvody pro translaci z PECL na CMOS asi nebudou vhodne reseni, protoze jsou tezko dostupne a navic za vysokou cenu.<- bylo vyzkouseno zapojeni translatoru z patentu US3766406 s vysledkem, ze prestane fungovat na frekvenci okolo 50MHz. Nakonec bylo tedy rozhodnuto o pouziti translatoru.Diky pouziti translatoru bude snizeno napajeci napeti digitalni casti na 3.3V. Tim odpada i nutnost stridave vazby na vstupu LVPECL hodin.Na zkusebnim prototypu se ukazala vaznost precizniho blokovani napajeni aby nedochazelo k prusaku ruseni z digitalni casti do analogove. Zda se totiz, ze pila generovana na vystupu operaku souvisi s blokovanim. Nebot existence pily je zavisla na frekvenci a vykonu LO.Zkontrolovat, že všechna napájení včetně přívodů do analogové části jsou řádně odrušena.