←Prev12Next→ Show All
Rev Age Author Path Log message Diff
1799 4903 d 23 h kaklik /Modules/PIC/PICPROGUSB02A/DOC/ oprava nadpisu Diff
1798 4907 d 20 h kaklik / aktualizace schemat v PDF. Diff
1797 4911 d 0 h kaklik /Modules/ARM/STM32F10xRxT/ uprava potisku Diff
1796 4911 d 1 h kaklik /Modules/ARM/STM32F10xRxT/ aktualizace vyrobnich dat. Diff
1795 4911 d 11 h kaklik /Modules/CommSerial/ETH01A/ zacatek navrhu PCB. Diff
1794 4911 d 14 h kaklik /Modules/CommSerial/ETH01A/SCH/ doklesleno schema. Diff
1793 4912 d 17 h kaklik /Modules/CommSerial/ETH01A/SCH/ dokresleni schema casti na PoE.

Jeste je treba prekleslit pripojeni RJ45 konektoru.		 Diff
1792 4912 d 18 h miho /Modules/CPLD_FPGA/S3AN01A/SCH/ Ještě pracovní knihovna projektu S3AN01A Diff
1791 4912 d 18 h miho /Modules/CPLD_FPGA/S3AN01A/ Created FPGA module (school board) for XILINX Spartan 3 XC3S50AN gate array S3AN01A Diff
1790 4912 d 18 h miho /Modules/ Přejmenování podstromu CPLD na CPLD_FPGA Diff
1789 4913 d 0 h miho / Vygenerované podklady pro amatérskou výrobu plošných spojů. Diff
1788 4914 d 15 h kaklik /Designs/HAM Constructions/SDRX01B/ zapis aktualniho stavu Diff
1787 4915 d 18 h kakl /Designs/MRAKOMER4/DOC/ Zapomnel jsem na informaci, ze MM vraci -273,15 , kdyz je chyba. Diff
1786 4919 d 12 h kaklik /Modules/Translators/TTLPECL01A/ vygenerovani technologickych vystupu Diff
1785 4919 d 12 h kaklik /Modules/Translators/TTLPECL01A/PCB/ Diff
1784 4919 d 13 h kaklik / zacatek navrhu spoje. Diff
1783 4919 d 17 h kaklik /Modules/Translators/TTLPECL01A/DOC/ Zalozena nоvá třída modulů pro převod signálových úrovní. Diff
1782 4919 d 17 h kaklik / presunuti mezi nove zavedeny typ modulu. Diff
1781 4919 d 19 h kaklik / Zalozena nоvá třída modulů pro převod signálových úrovní. Diff
1780 4920 d 14 h kaklik / vytvoren modul pro vlhkostni cidlo. Diff