Rev Age Author Path Log message Diff
1802 5041 d 12 h kaklik /Modules/ARM/STM32F10xRxT/ upravy ve vyliti medi. Diff
1801 5041 d 13 h kaklik /Modules/Sensors/ prejmenovani dokumentacni slozky GSENSE01A Diff
1800 5041 d 13 h kaklik /Modules/Sensors/MMA7260/DOC/ Diff
1799 5041 d 13 h kaklik /Modules/PIC/PICPROGUSB02A/DOC/ oprava nadpisu Diff
1798 5045 d 10 h kaklik / aktualizace schemat v PDF. Diff
1797 5048 d 14 h kaklik /Modules/ARM/STM32F10xRxT/ uprava potisku Diff
1796 5048 d 15 h kaklik /Modules/ARM/STM32F10xRxT/ aktualizace vyrobnich dat. Diff
1795 5049 d 1 h kaklik /Modules/CommSerial/ETH01A/ zacatek navrhu PCB. Diff
1794 5049 d 4 h kaklik /Modules/CommSerial/ETH01A/SCH/ doklesleno schema. Diff
1793 5050 d 7 h kaklik /Modules/CommSerial/ETH01A/SCH/ dokresleni schema casti na PoE.

Jeste je treba prekleslit pripojeni RJ45 konektoru.		 Diff
1792 5050 d 8 h miho /Modules/CPLD_FPGA/S3AN01A/SCH/ Ještě pracovní knihovna projektu S3AN01A Diff
1791 5050 d 8 h miho /Modules/CPLD_FPGA/S3AN01A/ Created FPGA module (school board) for XILINX Spartan 3 XC3S50AN gate array S3AN01A Diff
1790 5050 d 8 h miho /Modules/ Přejmenování podstromu CPLD na CPLD_FPGA Diff
1789 5050 d 14 h miho / Vygenerované podklady pro amatérskou výrobu plošných spojů. Diff
1786 5057 d 2 h kaklik /Modules/Translators/TTLPECL01A/ vygenerovani technologickych vystupu Diff
1785 5057 d 2 h kaklik /Modules/Translators/TTLPECL01A/PCB/ Diff
1784 5057 d 3 h kaklik / zacatek navrhu spoje. Diff
1783 5057 d 7 h kaklik /Modules/Translators/TTLPECL01A/DOC/ Zalozena nоvá třída modulů pro převod signálových úrovní. Diff
1782 5057 d 7 h kaklik / presunuti mezi nove zavedeny typ modulu. Diff
1781 5057 d 9 h kaklik / Zalozena nоvá třída modulů pro převod signálových úrovní. Diff