Rev Age Author Path Log message Diff
1813 4910 d 12 h kaklik / vygenerovani technologickych vystupu. Diff
1811 4910 d 23 h kaklik / Diff
1810 4911 d 1 h kaklik / aktualizace odmaskování. Odstaraněno odmaskování VIA Diff
1809 4911 d 9 h kaklik / drobné úpravy a vygenerování technologických výstupů Diff
1808 4911 d 23 h kaklik /Modules/Clock/CLKGEN01B/PCB/ přidání prokovů Diff
1802 4913 d 10 h kaklik /Modules/ARM/STM32F10xRxT/ upravy ve vyliti medi. Diff
1801 4913 d 10 h kaklik /Modules/Sensors/ prejmenovani dokumentacni slozky GSENSE01A Diff
1800 4913 d 10 h kaklik /Modules/Sensors/MMA7260/DOC/ Diff
1799 4913 d 11 h kaklik /Modules/PIC/PICPROGUSB02A/DOC/ oprava nadpisu Diff
1798 4917 d 8 h kaklik / aktualizace schemat v PDF. Diff
1797 4920 d 12 h kaklik /Modules/ARM/STM32F10xRxT/ uprava potisku Diff
1796 4920 d 12 h kaklik /Modules/ARM/STM32F10xRxT/ aktualizace vyrobnich dat. Diff
1795 4920 d 22 h kaklik /Modules/CommSerial/ETH01A/ zacatek navrhu PCB. Diff
1794 4921 d 2 h kaklik /Modules/CommSerial/ETH01A/SCH/ doklesleno schema. Diff
1793 4922 d 5 h kaklik /Modules/CommSerial/ETH01A/SCH/ dokresleni schema casti na PoE.

Jeste je treba prekleslit pripojeni RJ45 konektoru.		 Diff
1792 4922 d 5 h miho /Modules/CPLD_FPGA/S3AN01A/SCH/ Ještě pracovní knihovna projektu S3AN01A Diff
1791 4922 d 5 h miho /Modules/CPLD_FPGA/S3AN01A/ Created FPGA module (school board) for XILINX Spartan 3 XC3S50AN gate array S3AN01A Diff
1790 4922 d 6 h miho /Modules/ Přejmenování podstromu CPLD na CPLD_FPGA Diff
1789 4922 d 12 h miho / Vygenerované podklady pro amatérskou výrobu plošných spojů. Diff
1786 4928 d 23 h kaklik /Modules/Translators/TTLPECL01A/ vygenerovani technologickych vystupu Diff