←Prev12Next→ Show All
Rev Age Author Path Log message Diff
1810 5031 d 13 h kaklik / aktualizace odmaskování. Odstaraněno odmaskování VIA Diff
1809 5031 d 20 h kaklik / drobné úpravy a vygenerování technologických výstupů Diff
1808 5032 d 10 h kaklik /Modules/Clock/CLKGEN01B/PCB/ přidání prokovů Diff
1802 5033 d 21 h kaklik /Modules/ARM/STM32F10xRxT/ upravy ve vyliti medi. Diff
1801 5033 d 22 h kaklik /Modules/Sensors/ prejmenovani dokumentacni slozky GSENSE01A Diff
1800 5033 d 22 h kaklik /Modules/Sensors/MMA7260/DOC/ Diff
1799 5033 d 22 h kaklik /Modules/PIC/PICPROGUSB02A/DOC/ oprava nadpisu Diff
1798 5037 d 20 h kaklik / aktualizace schemat v PDF. Diff
1797 5041 d 0 h kaklik /Modules/ARM/STM32F10xRxT/ uprava potisku Diff
1796 5041 d 0 h kaklik /Modules/ARM/STM32F10xRxT/ aktualizace vyrobnich dat. Diff
1795 5041 d 10 h kaklik /Modules/CommSerial/ETH01A/ zacatek navrhu PCB. Diff
1794 5041 d 13 h kaklik /Modules/CommSerial/ETH01A/SCH/ doklesleno schema. Diff
1793 5042 d 17 h kaklik /Modules/CommSerial/ETH01A/SCH/ dokresleni schema casti na PoE.

Jeste je treba prekleslit pripojeni RJ45 konektoru.		 Diff
1792 5042 d 17 h miho /Modules/CPLD_FPGA/S3AN01A/SCH/ Ještě pracovní knihovna projektu S3AN01A Diff
1791 5042 d 17 h miho /Modules/CPLD_FPGA/S3AN01A/ Created FPGA module (school board) for XILINX Spartan 3 XC3S50AN gate array S3AN01A Diff
1790 5042 d 17 h miho /Modules/ Přejmenování podstromu CPLD na CPLD_FPGA Diff
1789 5043 d 0 h miho / Vygenerované podklady pro amatérskou výrobu plošných spojů. Diff
1786 5049 d 11 h kaklik /Modules/Translators/TTLPECL01A/ vygenerovani technologickych vystupu Diff
1785 5049 d 12 h kaklik /Modules/Translators/TTLPECL01A/PCB/ Diff
1784 5049 d 12 h kaklik / zacatek navrhu spoje. Diff