←Prev12Next→ Show All
Rev Age Author Path Log message Diff
1809 4882 d 10 h kaklik / drobné úpravy a vygenerování technologických výstupů Diff
1808 4883 d 0 h kaklik /Modules/Clock/CLKGEN01B/PCB/ přidání prokovů Diff
1802 4884 d 11 h kaklik /Modules/ARM/STM32F10xRxT/ upravy ve vyliti medi. Diff
1801 4884 d 12 h kaklik /Modules/Sensors/ prejmenovani dokumentacni slozky GSENSE01A Diff
1800 4884 d 12 h kaklik /Modules/Sensors/MMA7260/DOC/ Diff
1799 4884 d 12 h kaklik /Modules/PIC/PICPROGUSB02A/DOC/ oprava nadpisu Diff
1798 4888 d 9 h kaklik / aktualizace schemat v PDF. Diff
1797 4891 d 13 h kaklik /Modules/ARM/STM32F10xRxT/ uprava potisku Diff
1796 4891 d 13 h kaklik /Modules/ARM/STM32F10xRxT/ aktualizace vyrobnich dat. Diff
1795 4892 d 0 h kaklik /Modules/CommSerial/ETH01A/ zacatek navrhu PCB. Diff
1794 4892 d 3 h kaklik /Modules/CommSerial/ETH01A/SCH/ doklesleno schema. Diff
1793 4893 d 6 h kaklik /Modules/CommSerial/ETH01A/SCH/ dokresleni schema casti na PoE.

Jeste je treba prekleslit pripojeni RJ45 konektoru.		 Diff
1792 4893 d 7 h miho /Modules/CPLD_FPGA/S3AN01A/SCH/ Ještě pracovní knihovna projektu S3AN01A Diff
1791 4893 d 7 h miho /Modules/CPLD_FPGA/S3AN01A/ Created FPGA module (school board) for XILINX Spartan 3 XC3S50AN gate array S3AN01A Diff
1790 4893 d 7 h miho /Modules/ Přejmenování podstromu CPLD na CPLD_FPGA Diff
1789 4893 d 13 h miho / Vygenerované podklady pro amatérskou výrobu plošných spojů. Diff
1786 4900 d 1 h kaklik /Modules/Translators/TTLPECL01A/ vygenerovani technologickych vystupu Diff
1785 4900 d 1 h kaklik /Modules/Translators/TTLPECL01A/PCB/ Diff
1784 4900 d 2 h kaklik / zacatek navrhu spoje. Diff
1783 4900 d 6 h kaklik /Modules/Translators/TTLPECL01A/DOC/ Zalozena nоvá třída modulů pro převod signálových úrovní. Diff