Rev Age Author Path Log message Diff
1811 4866 d 19 h kaklik / Diff
1810 4866 d 22 h kaklik / aktualizace odmaskování. Odstaraněno odmaskování VIA Diff
1809 4867 d 5 h kaklik / drobné úpravy a vygenerování technologických výstupů Diff
1808 4867 d 19 h kaklik /Modules/Clock/CLKGEN01B/PCB/ přidání prokovů Diff
1802 4869 d 6 h kaklik /Modules/ARM/STM32F10xRxT/ upravy ve vyliti medi. Diff
1801 4869 d 7 h kaklik /Modules/Sensors/ prejmenovani dokumentacni slozky GSENSE01A Diff
1800 4869 d 7 h kaklik /Modules/Sensors/MMA7260/DOC/ Diff
1799 4869 d 7 h kaklik /Modules/PIC/PICPROGUSB02A/DOC/ oprava nadpisu Diff
1798 4873 d 4 h kaklik / aktualizace schemat v PDF. Diff
1797 4876 d 8 h kaklik /Modules/ARM/STM32F10xRxT/ uprava potisku Diff
1796 4876 d 9 h kaklik /Modules/ARM/STM32F10xRxT/ aktualizace vyrobnich dat. Diff
1795 4876 d 19 h kaklik /Modules/CommSerial/ETH01A/ zacatek navrhu PCB. Diff
1794 4876 d 22 h kaklik /Modules/CommSerial/ETH01A/SCH/ doklesleno schema. Diff
1793 4878 d 1 h kaklik /Modules/CommSerial/ETH01A/SCH/ dokresleni schema casti na PoE.

Jeste je treba prekleslit pripojeni RJ45 konektoru.
Diff
1792 4878 d 2 h miho /Modules/CPLD_FPGA/S3AN01A/SCH/ Ještě pracovní knihovna projektu S3AN01A Diff
1791 4878 d 2 h miho /Modules/CPLD_FPGA/S3AN01A/ Created FPGA module (school board) for XILINX Spartan 3 XC3S50AN gate array S3AN01A Diff
1790 4878 d 2 h miho /Modules/ Přejmenování podstromu CPLD na CPLD_FPGA Diff
1789 4878 d 8 h miho / Vygenerované podklady pro amatérskou výrobu plošných spojů. Diff
1786 4884 d 20 h kaklik /Modules/Translators/TTLPECL01A/ vygenerovani technologickych vystupu Diff
1785 4884 d 20 h kaklik /Modules/Translators/TTLPECL01A/PCB/ Diff
1784 4884 d 21 h kaklik / zacatek navrhu spoje. Diff
1783 4885 d 1 h kaklik /Modules/Translators/TTLPECL01A/DOC/ Zalozena nоvá třída modulů pro převod signálových úrovní. Diff
1782 4885 d 2 h kaklik / presunuti mezi nove zavedeny typ modulu. Diff
1781 4885 d 3 h kaklik / Zalozena nоvá třída modulů pro převod signálových úrovní. Diff
1780 4885 d 22 h kaklik / vytvoren modul pro vlhkostni cidlo. Diff
1779 4885 d 22 h kaklik /Modules/Sensors/HUM01A/PCB/ zakladni verze PCB Diff
1778 4886 d 1 h kaklik /Modules/ zalozen novy modul - na mereni vlhkosti. Diff
1775 4889 d 1 h kaklik /Modules/TDC/GP201A/SW/PICinterface/ TDC nwmwri ani v modu 1 Diff
1774 4889 d 6 h kaklik /Modules/TDC/GP201A/SW/PICinterface/ pridani mereni teploty pomoci ccidla DS18B20 Diff
1767 4890 d 0 h kaklik /Modules/TDC/GP201A/SW/PICinterface/ pridani zdrojaku pro teplomer Diff
1766 4893 d 4 h kaklik /Modules/ARM/STM32F10xRxT/ dokonceni uprav PCB pro vyrobu. Diff
1765 4893 d 8 h kaklik /Modules/ARM/STM32F10xRxT/PCB/ pridani technologickych znacek. Diff
1764 4893 d 19 h kaklik /Modules/ARM/STM32F10xRxT/ aktualizace oprav chyb Diff
1763 4893 d 21 h kaklik /Modules/ARM/STM32F10xRxT/ přegenerování technologických výstupů Diff
1762 4893 d 21 h kaklik /Modules/ARM/STM32F10xRxT/ uklid ve slozkach modulu. Diff
1760 4893 d 21 h kaklik /Modules/TDC/GP201A/SW/PICinterface/ zmena absolutnich cest v projektu na relativni. Diff
1759 4894 d 20 h kakl /Modules/TDC/GP201A/SW/PICinterface/ implementace MR2. TDC ale nereaguje na stop impuls. Diff
1758 4894 d 23 h kakl /Modules/TDC/GP201A/SW/PICinterface/ znicializovany nastaveni registru Diff
1757 4895 d 1 h kakl /Modules/TDC/GP201A/SW/PICinterface/ po nadefinovani struktur pro registry se ukazalo ze nejvetsi velikost olozky struktury je 8bit. Diff
1756 4895 d 3 h kakl /Modules/TDC/GP201A/SW/PICinterface/ Diff