Rev Age Author Path Log message Diff
1814 4859 d 6 h kaklik / vygenerovani nahledu Diff
1813 4859 d 6 h kaklik / vygenerovani technologickych vystupu. Diff
1811 4859 d 17 h kaklik / Diff
1810 4859 d 20 h kaklik / aktualizace odmaskování. Odstaraněno odmaskování VIA Diff
1809 4860 d 3 h kaklik / drobné úpravy a vygenerování technologických výstupů Diff
1808 4860 d 17 h kaklik /Modules/Clock/CLKGEN01B/PCB/ přidání prokovů Diff
1802 4862 d 4 h kaklik /Modules/ARM/STM32F10xRxT/ upravy ve vyliti medi. Diff
1801 4862 d 5 h kaklik /Modules/Sensors/ prejmenovani dokumentacni slozky GSENSE01A Diff
1800 4862 d 5 h kaklik /Modules/Sensors/MMA7260/DOC/ Diff
1799 4862 d 5 h kaklik /Modules/PIC/PICPROGUSB02A/DOC/ oprava nadpisu Diff
1798 4866 d 2 h kaklik / aktualizace schemat v PDF. Diff
1797 4869 d 6 h kaklik /Modules/ARM/STM32F10xRxT/ uprava potisku Diff
1796 4869 d 7 h kaklik /Modules/ARM/STM32F10xRxT/ aktualizace vyrobnich dat. Diff
1795 4869 d 17 h kaklik /Modules/CommSerial/ETH01A/ zacatek navrhu PCB. Diff
1794 4869 d 20 h kaklik /Modules/CommSerial/ETH01A/SCH/ doklesleno schema. Diff
1793 4870 d 23 h kaklik /Modules/CommSerial/ETH01A/SCH/ dokresleni schema casti na PoE.

Jeste je treba prekleslit pripojeni RJ45 konektoru.		 Diff
1792 4871 d 0 h miho /Modules/CPLD_FPGA/S3AN01A/SCH/ Ještě pracovní knihovna projektu S3AN01A Diff
1791 4871 d 0 h miho /Modules/CPLD_FPGA/S3AN01A/ Created FPGA module (school board) for XILINX Spartan 3 XC3S50AN gate array S3AN01A Diff
1790 4871 d 0 h miho /Modules/ Přejmenování podstromu CPLD na CPLD_FPGA Diff
1789 4871 d 6 h miho / Vygenerované podklady pro amatérskou výrobu plošných spojů. Diff